华为韬定律论文更新：τ scaling 是什么，第二版补了哪些关键细节
韬定律（τ scaling）是华为提出的一套接替摩尔定律的芯片演进理论，被形象地称为"摩尔定律的时间版"——不再比拼晶体管做得多小，而是比拼系统的时间常数 τ 谁更短。时间常数 τ 指一个系统对输入变化做出响应、达到稳定所需的特征时间，论文将其分解为晶体管层、电路层、芯片层、系统层四部分叠加，跨度约十二个数量级，从皮秒级铺到秒级。2026 年，华为将这篇论文更新至第二版：把摘要里笼统的"性能提升 41%"拆成频率提升 13%、功耗降低 41% 两条并讲清测试条件，补充了技术选型的取舍逻辑（为何放弃顺序式 3D 集成），并首次正面提及 3D 堆叠带来的散热难题。本文基于该论文，梳理韬定律的核心思想、两个量产案例（LogicFolding 与 AI 数据中心三件套），以及第二版新增的关键细节。
韬定律是什么：从摩尔定律到 τ scaling
韬定律是华为提出的芯片演进理论，核心是用"时间常数 τ"取代"晶体管尺寸"作为衡量进步的新标尺。它被概括为"摩尔定律的时间版"。
两者的根本区别在于比较的对象：
● 摩尔定律：相信晶体管越做越小，密度约每两年翻一倍。但随着制程升级，靠缩小尺寸换性能的路径几乎走平。
● 韬定律：换一把尺子，不再比谁的晶体管小，改成比谁的时间常数 τ 更短。谁能把 τ 压得更短，谁就赢。
论文给出的正式分解是：τ 由晶体管层、电路层、芯片层、系统层四部分叠加而成，跨度约十二个数量级（从皮秒级到秒级）。晶体管开关快一点、电路里信号少绕一段路、芯片答复一次请求快一拍，缩短的都是这个 τ。
案例一：手机芯片的 LogicFolding
LogicFolding 是韬定律在手机 SoC 上的量产验证方法，官方定义是"把数字、模拟、存储电路划分到垂直堆叠的有源层上，用超精细键合连起来"。
手机场景的特殊性在于：一整台手机的性能全压在一颗 SoC 上，没有多机并行可以救场，只能从单芯片本身压 τ。LogicFolding 的做法是把原来摊在一层的电路立体地叠起来：
● 走线变短，寄生电阻、电容随之降低
● 同样的制程节点，芯片能跑得更快、更省电
实测数据：华为拿一颗新一代手机芯片与上一代同工艺芯片直接对比，晶体管密度一代之内从 155 提升到 238 百万颗每平方毫米——这个跨度过去需要约三年的制程迭代才能换来。
案例二：AI 数据中心的"三件套"
AI 数据中心与手机相反：一件事由成百上千颗芯片协同完成，拖后腿的不再是单芯片算力，而是数据在芯片之间、机柜之间搬运的时间。论文测算，一个大型 AI 集群超过八成能耗花在数据搬运上，超过七成成本花在数据存储上。
为压缩这段时间，论文给出三件套：
Unified Bus 把原来层层转换的通信栈简化成一条直连高速通道。Hi-ONE 把电信号换成光信号——传统电互联冲到多 Tb/s 时，传输距离骤减、线缆粗到装不进机柜。3D Folding 针对的是：算力随芯片边长 N 呈平方增长，而带宽、供电只能从边缘进出、随 N 线性增长，两条曲线越拉越远，解法是把边缘挤不下的部分搬到芯片表面。
Hi-ONE 的设计取舍：为什么不用高精度 DSP
Hi-ONE 没有采用高精度但耗电的 DSP 方案，而是选了更轻的模拟均衡驱动和跨阻放大器，这是一次典型的工程权衡。
● 代价：协议要容忍更松的误码率
● 收益：综合评估下来，节省的功耗和成本，比多出来的误码率损失更划算
这种"用可接受的精度损失换功耗和成本"的思路，是韬定律工程落地的一个缩影。
第二版更新点一：41% 到底是怎么来的
第二版最实质的改动，是把摘要里笼统的"性能提升 41%"拆成两件独立的事，并讲清各自的测试条件。原来两件事混在一句话里，听起来像白捡的好处。
● 频率提升约 13%：测试时电压固定不变，这部分是实打实的性能进步
● 功耗降低 41%：用"同等性能对比法"——把新一代芯片电压往下调，调到与上一代性能打平的点，再看功耗能省多少
落到数字上，此时功耗降到老芯片的 0.59 倍，芯片面积降到 0.625 倍。两种实验条件分开讲清后，读者能自己判断每个数字到底衡量的是什么。
第二版更新点二：技术选型的取舍逻辑
第二版把技术选型部分补得更细，重点讲清了 LogicFolding 的关键参数和一次关键的路线放弃。
关键参数——齿比：指键合层间距与顶层金属布线间距的比值（微米级，越低越好）。
● 键合间距比顶层金属稀疏很多时，设计空间只能"离散优化"，芯片按功能模块整块分配、工程师手动划边界
● 键合间距足够密后，设计空间变成"连续优化"，可按逻辑单元这种更细粒度重新分配电路，理论上能做到全局最优
放弃的路线——顺序式 3D 集成：在同一片晶圆上一层层直接生长晶体管，精度理论最高，但被华为放弃，原因是良率撑不住——上面每多长一层，下面那层要再经历一轮高温工艺，反复高温会让底层晶体管掺杂分布跑偏、载流子迁移率下降。
选中的路线——晶圆到晶圆混合键合：把两片各自单独造好晶体管的晶圆对准后直接粘合，金属焊盘对金属焊盘、介质对介质同时键合，再打穿硅通孔连通上下电路。两片晶圆独立制造、不用互相迁就高温工序，良率因此能做上去。
第二版更新点三：首次正面谈散热
散热是混合键合路线的代价，也是第二版第一次正面摊开讲的工程难题。走线短是好处，但热量叠在一起是代价，中间层的散热路径比平铺时长得多。
论文给出的应对办法叫热感知分区和布局：在决定哪块电路放哪一层之前，先算出每个模块的功耗热图，让高功耗模块尽量不叠在一起、垂直方向上不让几个高功耗子系统紧挨着，把热源在三维空间里主动错开。
不过论文也坦承，这个办法目前只能缓解、不能根治，散热问题本身尚未解决，第二版只是把它摆到了台面上。
常见问题
Q：韬定律和摩尔定律是什么关系？
韬定律是摩尔定律的"时间版"。摩尔定律比晶体管尺寸和密度，韬定律比系统时间常数 τ 谁更短。前者靠缩小尺寸，后者靠压缩响应时间。Q：τ（时间常数）具体指什么？
指一个系统对输入变化做出响应、达到稳定状态所需的特征时间。电路中常指电压或电流从触发到基本稳定所用的时长。论文将其分解为晶体管、电路、芯片、系统四层，跨度约十二个数量级。Q："性能提升 41%"到底指什么？
第二版拆成两条：电压固定下最大频率提升约 13%；用同等性能对比法（下调电压至与上代性能打平）时功耗降低 41%，此时功耗为老芯片 0.59 倍、面积为 0.625 倍。Q：华为为什么放弃顺序式 3D 集成？
因为良率撑不住。顺序式 3D 每多生长一层，底层晶体管就要再经历高温工艺，反复高温导致掺杂分布跑偏、载流子迁移率下降，性能下滑。华为改用良率更可控的晶圆到晶圆混合键合。Q：3D 堆叠的散热问题解决了吗？
尚未根治。第二版首次正面提及，给出的"热感知分区和布局"通过错开高功耗模块来缓解，但论文坦承目前只能缓解、不能解决。总结
华为韬定律（τ scaling）主张：过去五十年行业进步靠把晶体管做小，接下来十年要靠把响应时间 τ 压短。第二版论文在原框架上补充了工程细节、实测数据和取舍逻辑——将"41%"拆解为频率提升 13% 与功耗降低 41% 两条并标明测试条件，讲清了放弃顺序式 3D、选择混合键合的良率考量，并首次正面提出仍待解决的散热难题。
从 LogicFolding 让手机芯片晶体管密度一代之内从 155 提升到 238 百万颗每平方毫米，到 AI 数据中心的 Unified Bus、Hi-ONE、3D Folding 三件套，韬定律给出的是一条"以时间换性能"的新路径。本文内容基于华为该论文第二版（chinaxiv.org/abs/202605.00224）公开信息，具体数据与结论以论文原文为准。
延伸资源
● 论文地址（ChinaXiv）：chinaxiv.org/abs/202605.00224
